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Suporte especializado de hardware para geração automática de loop pipelining em FPGAS
dc.contributor.author | Souza, Guilherme Stefano Silva de | |
dc.date.accessioned | 2016-09-15T13:35:30Z | |
dc.date.available | 2016-09-15T13:35:30Z | |
dc.date.issued | 2014-11-19 | |
dc.identifier.citation | SOUZA, Guilherme Stefano Silva de. Suporte especializado de hardware para geração automática de loop pipelining em FPGAS. 2014. Dissertação (Mestrado em Ciência da Computação) – Universidade Federal de São Carlos, São Carlos, 2014. Disponível em: https://repositorio.ufscar.br/handle/ufscar/7163. | * |
dc.identifier.uri | https://repositorio.ufscar.br/handle/ufscar/7163 | |
dc.description.abstract | Loop pipelining is a technique that may offer significant performance improvements, being employed not only in conventional compilation targeting microprocessors, but also by High Level Synthesis (HLS) tools, targeting heterogeneous architectures and hardware accelerators. This work presents a specialized hardware support aiming at facilitate compilation tasks for HLS tools, along with potential advantages in execution performance and total silicon area employed. Two specialized hardware modules are presented: a queue register file and an instruction predication control module. | eng |
dc.description.sponsorship | Não recebi financiamento | por |
dc.language.iso | por | por |
dc.publisher | Universidade Federal de São Carlos | por |
dc.rights.uri | Acesso aberto | por |
dc.subject | Loop Pipelining | eng |
dc.subject | Software Pipelining | eng |
dc.subject | Escalonamento de Módulo | por |
dc.subject | QRF | por |
dc.subject | Arquivos de Registradores | por |
dc.subject | Queued Register File | eng |
dc.subject | Filas | por |
dc.subject | Instruções Predicadas | por |
dc.subject | Modulo Scheduling | eng |
dc.subject | Register Files | eng |
dc.subject | Queue | eng |
dc.subject | Predicated Instructions | eng |
dc.title | Suporte especializado de hardware para geração automática de loop pipelining em FPGAS | por |
dc.type | Dissertação | por |
dc.contributor.advisor1 | Fernandes, Márcio Merino | |
dc.contributor.advisor1Lattes | http://lattes.cnpq.br/7278634019537967 | por |
dc.description.resumo | O desempenho na execução de programas, que é cada vez mais uma prioridade, pode ter uma melhora significativa por meio do uso de paralelismo em nível de instrução (ILP). Uma técnica que utiliza o ILP e propicia ganhos de desempenho significativos é o loop pipelining, sendo usado não apenas por compiladores para microprocessadores, mas também por ferramentas de Síntese de Alto Nível (HLS), visando arquiteturas heterogêneas e aceleradores de hardware. Neste trabalho é apresentado o projeto e implementação de estruturas de hardware especializadas, objetivando-se em solucionar o problema de sobreposição de valores que ocorre no loop pipelining, facilitar tarefas de compilaçãoo em ferramentas HLS e diminuir a repetição de código. Além disso, ganhos potenciais de desempenho e área de silício total podem ser alcançados como resultado do uso das estruturas propostas. Serão apresentados: um arquivo de registradores baseado em filas e um módulo de controle para a execução de instruções predicadas. | por |
dc.publisher.initials | UFSCar | por |
dc.publisher.program | Programa de Pós-Graduação em Ciência da Computação - PPGCC | por |
dc.subject.cnpq | CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO | por |
dc.ufscar.embargo | Online | por |
dc.publisher.address | Câmpus São Carlos | por |
dc.contributor.authorlattes | http://lattes.cnpq.br/9579251667291494 | por |