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Suporte especializado de hardware para geração automática de loop pipelining em FPGAS

dc.contributor.authorSouza, Guilherme Stefano Silva de
dc.date.accessioned2016-09-15T13:35:30Z
dc.date.available2016-09-15T13:35:30Z
dc.date.issued2014-11-19
dc.identifier.citationSOUZA, Guilherme Stefano Silva de. Suporte especializado de hardware para geração automática de loop pipelining em FPGAS. 2014. Dissertação (Mestrado em Ciência da Computação) – Universidade Federal de São Carlos, São Carlos, 2014. Disponível em: https://repositorio.ufscar.br/handle/ufscar/7163.*
dc.identifier.urihttps://repositorio.ufscar.br/handle/ufscar/7163
dc.description.abstractLoop pipelining is a technique that may offer significant performance improvements, being employed not only in conventional compilation targeting microprocessors, but also by High Level Synthesis (HLS) tools, targeting heterogeneous architectures and hardware accelerators. This work presents a specialized hardware support aiming at facilitate compilation tasks for HLS tools, along with potential advantages in execution performance and total silicon area employed. Two specialized hardware modules are presented: a queue register file and an instruction predication control module.eng
dc.description.sponsorshipNão recebi financiamentopor
dc.language.isoporpor
dc.publisherUniversidade Federal de São Carlospor
dc.rights.uriAcesso abertopor
dc.subjectLoop Pipeliningeng
dc.subjectSoftware Pipeliningeng
dc.subjectEscalonamento de Módulopor
dc.subjectQRFpor
dc.subjectArquivos de Registradorespor
dc.subjectQueued Register Fileeng
dc.subjectFilaspor
dc.subjectInstruções Predicadaspor
dc.subjectModulo Schedulingeng
dc.subjectRegister Fileseng
dc.subjectQueueeng
dc.subjectPredicated Instructionseng
dc.titleSuporte especializado de hardware para geração automática de loop pipelining em FPGASpor
dc.typeDissertaçãopor
dc.contributor.advisor1Fernandes, Márcio Merino
dc.contributor.advisor1Latteshttp://lattes.cnpq.br/7278634019537967por
dc.description.resumoO desempenho na execução de programas, que é cada vez mais uma prioridade, pode ter uma melhora significativa por meio do uso de paralelismo em nível de instrução (ILP). Uma técnica que utiliza o ILP e propicia ganhos de desempenho significativos é o loop pipelining, sendo usado não apenas por compiladores para microprocessadores, mas também por ferramentas de Síntese de Alto Nível (HLS), visando arquiteturas heterogêneas e aceleradores de hardware. Neste trabalho é apresentado o projeto e implementação de estruturas de hardware especializadas, objetivando-se em solucionar o problema de sobreposição de valores que ocorre no loop pipelining, facilitar tarefas de compilaçãoo em ferramentas HLS e diminuir a repetição de código. Além disso, ganhos potenciais de desempenho e área de silício total podem ser alcançados como resultado do uso das estruturas propostas. Serão apresentados: um arquivo de registradores baseado em filas e um módulo de controle para a execução de instruções predicadas.por
dc.publisher.initialsUFSCarpor
dc.publisher.programPrograma de Pós-Graduação em Ciência da Computação - PPGCCpor
dc.subject.cnpqCIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAOpor
dc.ufscar.embargoOnlinepor
dc.publisher.addressCâmpus São Carlospor
dc.contributor.authorlatteshttp://lattes.cnpq.br/9579251667291494por


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